طراحی شیفت رجیستر Serial In Parallel Out(SIPO) در FPGA

با ثبت نام در این دوره می توانید تمام ویدئوهایی که با کیفیت بالا ضبط شده است را مشاهده کنید، به صورت آنلاین امتحان دهید و مدرک معتبر دریافت کنید.

قبل از ثبت نام ویدئو معرفی را حتما ببینید.

انتقال به وبسایت دوره
درسنامه و آموزش رایگان طراحی شیفت رجیستر Serial In Parallel Out(SIPO) در FPGA

در این ویدئو طراحی یک شیفت رجیستر 8 بیتی با داده ورودی سری و داده خروجی به صورت موازی با قابلیت شیفت داده به راست یا چپ با استفاده از زبان Verilog در نرم افزارISE Design Suite انجام شده و هم چنین شبیه سازی رفتاری آن در ISim نیز مورد بررسی قرار گرفته است.

برچسب ها

#ISE # fpga # مدار #بورد